首创Zero-Bias TLVR+Dual SPS组合方案解决AI供电难题
在人工智能浪潮席卷全球的今天，大模型训练与推理任务对算力的需求呈指数级增长。单颗GPU的功耗已突破2kW，CPU功耗也向1kW迈进，服务器整机的供电需求呈几何级增长。
在OCP APAC Summit 2025中，Google做了一个关于未来数据中心计算供电的主题演讲，介绍了Zero-Bias TLVR这一最新的直流降压拓扑方案。该方案解决了过往功率效率、功率密度、瞬态响应等方面难以兼顾的痛点，为下一代高性能处理器平台打下了更坚实的基础。我国在功率器件的研发、制造方面已有深厚积累，可以把握供电方案转换的良机，优化设计、发挥供应链优势，促进高端算力的高质量发展。
近期我们也确实看到了一些相关的成果，例如国内围绕国产开放生态成立的光合组织，其核心成员海光信息联合服务器相关整机技术厂商正在推进的首创Zero-Bias TLVR+Dual SPS组合方案，或将解决困扰行业的AI供电难题。
何为Zero-Bias TLVR？
服务器需要将PSU电源的12V供电转换为处理器惯用的1V左右供电。在板载直流降压方案中，最为经典的是多相Buck，效率较高，大功率、大电流的扩展能力良好，但瞬态响应能力不太理想，逐渐难以适应多核心、高功率处理器的发展需要。针对瞬态响应的难点，Google在IEEE APEC 2020上提出了TLVR（Trans-Inductor Voltage Regulator，跨电感稳压器）方案，通过使用双绕组电感的等效电感可变的特点，改善了降压电路的瞬态响应能力，并减少了电容需求。近年来，TLVR在高性能处理器平台中的使用趋于广泛。
但TLVR的转换效率和功率密度相对多相Buck方案并无改进，甚至可能略有下降。这种缺点在处理器功率持续显著增长的当下产生了新的矛盾：随着处理器工作电流增大，供电电路需要占用更多的面积。但板卡面积受机箱标准约束，无法随意增减，而且PCB单位面积的成本也在激增，必须精打细算、反复权衡。
Zero-Bias TLVR（Zero‑Bias Trans-Inductor Voltage Regulator，零偏置跨电感稳压器）消除了TLVR方案中电感直流偏置导致的磁导率损失，提升磁芯利用率，降低开关频率、优化转化效率，还可提高布线效率。（为了方便读者更深入理解前述几种供电方案的特点，益企研究院也安排了相关的科普文章，可点击AI服务器板上供电硬核科普：功率密度还有多少搞头）
左侧TLVR，8相供电宽度59.6mm；右侧ZB-TLVR，8相供电宽度48.5mm
上图中，两种方案的面积差异主要是红框中的补偿电感位置导致的。简单说就是同为8相供电的情况下，节约了一个电感。但是，如果认真阅读过我们的科普文章的读者应该知道，让一颗电感物尽其用可不是Zero-Bias TLVR的全部优势。
Zero-Bias TLVR消除直流偏置之后，最根本的优势是提升磁芯利用率，提升效率，也不再需要针对极端电流（瞬态下）提高电感饱和电流要求。在同等封装体积下实现感值大幅跃升，进而将开关频率从传统 TLVR 的 600kHz~800kHz强势下压至 400kHz~600kHz，一举实现电源转换效率0.7%~1.5% 的跨越式提升。
Zero-Bias TLVR “省电”“省地”的优点完全打在了高性能服务器的关键痛点“密度”上：内核规模与功耗不断增长，配套的IO需求极度紧张，包括GPU的Scale Up、CPU的多通道内存、多路互联（如UPI、HSL等），以及数以百计的PCIe、CXL链路等，堪称寸土寸金。
Google原型只针对TLVR电感做了优化
Google在Zero-Bias TLVR的理论基础上，开始探索使用2合1、3合1 TLVR电感（Group TL）进一步降低TLVR电感副边的直流损耗。在其演讲所使用的照片中，左上开始依次是2颗2合1电感，1颗3合1电感。电感与MOS芯片的关系是1对1。
Zero-Bias TLVR的PHASE1使用普通电感，再与各TLVR电感的副边绕组互联并最终接输出 VOUT，导致PHASE1的输出路径远大于其他相。过长的路径意味着较大的损耗，包括TLVR电感副边绕组的DCR（Direct Current Resistance，直流阻抗）、多段PCB的等效DCR等，使得PHASE1的电源效率下降，给整体拖了后腿。
Google使用多合1 TLVR电感，将多个副边绕组在电感内部就连接起来，省却了常规TLVR电感针对每个副边绕组都需要PCB进行连接的麻烦，大大降低了副边绕组的DCR，提高PHASE1的电源效率。
用Dual SPS挖爆潜力
Zero-Bias TLVR已经足够完美，有没有更进一步提高电源功率密度的方法？Dual SPS呼之欲出（Smart Power Stage，智能功率级）。SPS是集成了一组高性能MOSFET上下管（对应Buck中的开关三极管和二极管）和智能驱动，负责一相供电。SPS的封装尺寸常见为4×6mm或5×6mm。从布局整齐的角度，SPS和电感的宽度大致相当是一种挺合理的安排。
如果将SPS也做成2合1呢？最近海光信息联合整机技术厂商为新一代计算平台研发的高密度供电方案设计便着眼于此。新方案的名称也很直白，就叫Dual SPS。Dual SPS在6×6mm封装内集成两颗SPS，功率可以直接翻倍。与4×6mm单SPS封装相比，Dual SPS封装面积仅增加50%便可换取翻倍功率，相当于功率密度提升了33%，进一步降低了供电部分的布线面积。
下图是使用Dual SPS的TLVR方案布线图，安排了10相供电，其中每两相供电所对应的区域宽度仅为7.5mm，含两个双绕组电感及稳压电容的深度为22.6mm。10相供电的总体宽度约40mm，相较于前文中传统TLVR架构8相供电占用近60mm宽度，Dual SPS的方案占用面积降低了三分之一，可承载的电流还能增加25%，折算的功率密度更是接近翻倍。
Zero Bias TLVR 目前原型面世时间较短，整体技术仍处在验证与迭代阶段；Dual SPS 则尚处于刚推出样品、小范围测试的初期导入阶段，尚未大规模量产应用。
将Zero Bias TLVR 与 Dual SPS 两项架构深度融合，能够充分发挥各自拓扑优势，大幅拉高电源整机功率密度、提升转换效率、缩减方案体积，在高端服务器、AI 算力电源、高性能主板供电等场景具备极高应用价值。
但两项技术叠加融合后，也面临多重工程与设计挑战：一方面需要定制化开发专用 TLVR 电感，通过磁芯选材、绕组结构优化、磁损铜损精细化设计，有效降低导通损耗与高频开关损耗；另一方面，功率密度大幅提升后，单位体积发热功率显著增加，器件温升、风道布局、均热散热、热耦合管控压力同步加大，对器件选型、PCB 布局、热设计及结构散热方案都提出了更高要求。
在此背景下，海光信息整合服务器架构设计、器件开发、散热仿真、量产验证等多方资源，协同攻克拓扑融合、定制器件开发、散热优化、环路稳定性调试等关键难点，持续推动 Zero Bias TLVR + Dual SPS 融合技术从样品验证走向技术成熟、方案标准化、规模化商用落地，引领行业高阶供电架构的升级迭代。
结语
新一代处理器高性能、高功率、高IO的需求导致板卡面积极为紧张，供电和IO部分都希望紧邻处理器以减少损耗。Zero‑Bias TLVR为平衡功率效率、功率密度、瞬态响应打下了基础，海光信息导入Dual SPS进一步深挖了元件体积优化的潜力，显著提升了功率密度。新拓扑与新封装的创新组织，重塑供电范式，有望带来百核大战以来板级供电的显著突破，充分释放新一代处理器平台的战斗力。